最近幾年 PCIe 版本的更迭進(jìn)入了快車道。去年 Intel 第 12 代酷睿平臺(tái)上首發(fā)了 PCIe 5.0，今年 AMD 銳龍 7000 平臺(tái)也加入了對(duì)其的支持，不過(guò)關(guān)于下一代 PCIe 標(biāo)準(zhǔn)的修訂早已開始。

今年 1 月份，PCI-SIG 組織宣布 PCIe 6.0 規(guī)范標(biāo)準(zhǔn) v1.0 版本正式發(fā)布，宣告完工。延續(xù)了慣例，帶寬速度繼續(xù)增倍，x16 下可達(dá) 128GB/s ( 單向 ) ，由于 PCIe 技術(shù)允許數(shù)據(jù)全雙工雙向流動(dòng)，因此雙向總吞吐量就是 256GB/s。PCIe 6.0 被認(rèn)為是 PCIe 問(wèn)世近 20 年以來(lái)變化最大的一次。坦率來(lái)說(shuō)，PCIe 4.0/5.0 都是對(duì) 3.0 的小修小改，比如依然采用基于 NRZ（Non-Return-to-Zero）的 128b/130b 編碼。PCIe 6.0 則改用 PAM4 脈沖調(diào)幅信令，1b/1b 編碼，單個(gè)信號(hào)就有能四種編碼（00/01/10/11）狀態(tài)，比之前翻番，允許承載最高 30GHz 頻率。不過(guò)，由于 PAM4 信號(hào)比 NRZ 脆弱，所以配套上馬了 FEC 前向糾錯(cuò)機(jī)制，糾正鏈路中的信號(hào)錯(cuò)誤，保障數(shù)據(jù)完整性。除了 PAM4 和 FEC，PCIe 6.0 的最后一項(xiàng)主要技術(shù)就是在邏輯層使用 FLIT（流量控制單元）編碼。其實(shí)，PAM4、FLIT 都不算新技術(shù)，在 200G+ 的超高速以太網(wǎng)早已應(yīng)用，其中 PAM4 沒(méi)能大規(guī)模推廣的原因在于物理層成本太高。另外，PCIe 6.0 依然保持了向下兼容。

至于更新的 PCIe 7.0，標(biāo)準(zhǔn)組織 PCI SIG 今天正式宣布開發(fā) PCIe 7.0，并前瞻了核心參數(shù)。SSD 主控芯片大廠慧榮表示，PCIe 7.0 標(biāo)準(zhǔn)正本將會(huì)在 2025 年完工，全面普及可能要到 2028 年左右，而有意思的是，PCIe 6.0 規(guī)范也不過(guò)時(shí) hi 今年初才剛剛對(duì)外公布。

和這幾代的變化類似，PCIe 7.0 在 PCIe 6.0 的基礎(chǔ)上再次實(shí)現(xiàn)帶寬翻翻，達(dá)到 128GT/s，x16 通道雙向可以達(dá)到 512GB/s。

即便是 SSD 常走的 x2/x4 通道，理論峰值速度也分別提高到 64GB/s 和 128GB/s，想象空間無(wú)限大。

細(xì)節(jié)方面，PCIe 7.0 和 6.0 一樣，采用全新的 PAM4 調(diào)制，1b/1b 編碼。值得一提的是，PCIe 7.0 依然保持了向下兼容。

PCI SIG 組織稱，接下來(lái)的草案中會(huì)著重優(yōu)化信道參數(shù)，并提高能效水平。

編輯：熊樂(lè)

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